Инженер по проектированию RTL

Требуется инженер по проектированию RTL для гибридной работы (Москва, Санкт-Петербург, Нижний Новгород, Минск) с зарплатой 150 000 руб. Включает разработку сложных функциональных модулей ASIC на Verilog/SystemVerilog. Требуется опыт разработки RTL и работы с симуляторами более 3 лет.

Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Обязательно: - Опыт разработки RTL более 3 лет. - Знание Verilog/SystemVerilog. - Опыт работы с RTL-симуляторами (любого производителя) более 3 лет. - Опыт работы в Linux. - Английский: чтение технической документации и переписка на технические темы. - Опыт работы с системами контроля версий. Будет плюсом: - Знакомство с make и скриптовыми языками (perl/python/tcl/shell). - Опыт программирования на C/asm. - Опыт работы с ПЛИС Altera и/или Xilinx и соответствующим ПО. - Знакомство с методами формальной верификации, SVA.

Формат: гибридный, офис (Москва, Санкт-Петербург, Нижний Новгород, Минск). Бонусы за регистрацию патентов и создание результатов интеллектуальной деятельности. Обучающий портал с курсами и лекциями от внешних и внутренних экспертов, дополнительное профессиональное образование, изучение английского языка, участие в конференциях. Лекторий с выдающимися экспертами: инженерами, учеными и исследователями. ДМС с первых дней работы, льготные условия страхования для родственников. Консультации с юристами, психологами, экспертами по здоровому образу жизни и финансовому управлению. Регулярные онлайн-встречи всей команды.