Инженер по верификации (FPGA/RTL)

Инженер по верификации FPGA/RTL в компании Kraftway (Росатом), Москва. Полная занятость/гибрид/удаленно, зарплата по договоренности.

Функциональная верификация IP-блоков с использованием методологии UVM; отслеживание ошибок и взаимодействие с разработчиками; поддержка регрессионного тестирования/CI; создание планов верификации.

Опыт от 3 лет в верификации или разработке RTL для ASIC/FPGA (Verilog/SystemVerilog); знание UVM; знакомство с современной архитектурой процессоров и интерфейсами SoC (ACE, AXI, APB); SystemVerilog Assertions; Linux; Git/GitLab; опыт работы со сторонними VIP; английский язык для технической документации. Желательно: скрипты (C, Python, TCL, shell); системы CI (Jenkins/GitLab + Cadence Vmanager); высокоскоростные интерфейсы (PCI-Express, DDR, ONFI/Toggle); интерфейсы PCI-Express и сетевые интерфейсы (xxMII, SFI, SFP); продукты Atlassian (Jira, Confluence).

Собственная научно-исследовательская ИТ-лаборатория; официальное трудоустройство по Трудовому кодексу РФ; полный социальный пакет, включая медицинскую страховку; гибридный график; зарплата по договоренности; ИТ-аккредитация; отсрочка от военной службы.