Инженер FPGA

Инженер FPGA в PRM Dev для разработки RTL на Verilog, управляющего ПО на C, интеграции логики P4, настройки IP-ядер в Vivado, реализации протоколов 10G Ethernet, UDP, IPv4/IPv6, PTP, SyncE. Местоположение: Беларусь, Россия. Полная занятость, удалённо/гибрид/офис. Зарплата: обсуждается индивидуально.

Обязанности: • Разработка и отладка RTL на Verilog • Разработка управляющего ПО на C (Microblaze, Vitis) • Интеграция логики P4 • Интеграция и настройка IP-ядер в Vivado • Реализация протоколов: 10G Ethernet, UDP, IPv4/IPv6, PTP (IEEE 1588), SyncE • Работа с интерфейсами: AXI4-MM / Stream / Lite • Интеграция 10G, DDR4, PCIe (XDMA), SPI, I2C • Оптимизация высокоскоростных путей

Требования: • Уверенное владение Verilog • Опыт разработки на C • Понимание архитектуры FPGA (Xilinx) • Опыт работы с Vivado / Vitis • Понимание Ethernet и UDP/IP • Опыт работы с AXI • Опыт интеграции 10G и PCIe Будет плюсом: • Опыт реализации PTP Transparent Clock (P2P / E2E) • Опыт работы с SyncE • Реализация WRED или других алгоритмов управления перегрузками • Оптимизация высокоскоростного datapath • Аппаратная обработка сетевого трафика

Официальное трудоустройство