FPGA ինժեներ

FPGA ինժեներ PRM Dev-ում՝ Verilog-ով RTL մշակման, C-ով կառավարման ծրագրային ապահովման, P4 տրամաբանության ինտեգրման, Vivado-ում IP միջուկների կազմաձևման, 10G Ethernet, UDP, IPv4/IPv6, PTP, SyncE արձանագրությունների ներդրման համար։ Աշխատավայր՝ Բելառուս, Ռուսաստան։ Լրիվ դրույք, հեռավար/հիբրիդ/գրասենյակ։ Աշխատավարձը՝ քննարկվում է անհատապես։

Պարտականություններ՝ • Verilog-ով RTL մշակում և վրիպազերծում • C-ով կառավարման ծրագրային ապահովման մշակում (Microblaze, Vitis) • P4 տրամաբանության ինտեգրում • Vivado-ում IP միջուկների ինտեգրում և կազմաձևում • Արձանագրությունների ներդրում՝ 10G Ethernet, UDP, IPv4/IPv6, PTP (IEEE 1588), SyncE • Աշխատանք ինտերֆեյսների հետ՝ AXI4-MM / Stream / Lite • 10G, DDR4, PCIe (XDMA), SPI, I2C ինտեգրում • Բարձր արագությամբ ուղիների օպտիմալացում

Պահանջներ՝ • Վստահ Verilog • C մշակման փորձ • FPGA ճարտարապետության ընկալում (Xilinx) • Vivado / Vitis փորձ • Ethernet և UDP/IP ընկալում • AXI փորձ • 10G և PCIe ինտեգրման փորձ Լրացուցիչ՝ • PTP Transparent Clock (P2P / E2E) ներդրման փորձ • SyncE փորձ • WRED կամ այլ գերբեռնվածության կառավարման ալգորիթմների ներդրում • Բարձր արագությամբ տվյալների ուղիների օպտիմալացում • Ցանցային տրաֆիկի սարքային մշակում

Պաշտոնական աշխատանք